[소부장 인사이트] 외벽 포크시트: 나노시트 기술의 미래

반도체 기술의 발전은 끊임없이 새로운 기술을 요구하고 있으며, 그 중 게이트올어라운드(GAA) 나노시트 기술은 최근 몇 년 동안 미세화와 성능 향상에서 중요한 역할을 해왔다. 핀펫(FinFET) 기술을 대체하며 반도체 소자의 크기를 더욱 작게 만들고 성능을 획기적으로 개선할 가능성을 보여줬다. 하지만 나노시트 기술에도 한계가 있었고, 이를 극복하기 위한 새로운 해결책이 필요했다. 그런 점에서 포크시트(Forksheets) 아키텍처는 중요한 진전을 이뤘고, 최근에는 외벽(Outer wall) 포크시트라는 혁신적 설계가 주목받고 있다. 이 기술은 기존 기술보다 성능과 제조 용이성을 크게 향상할 가능성을 제시하고 있다.

2017년 아이멕(imec)은 포크시트 아키텍처를 최초로 소개하며 GAA 나노시트 기술의 한계를 극복하고자 했다. 초기 내벽(Inner wall) 포크시트는 nMOS와 pMOS 트랜지스터를 더욱 밀집시킬 수 있도록 설계됐다. 이 설계를 통해 90나노미터(㎚) 셀 높이를 유지하면서도 성능을 향상시킬 수 있었다. 그러나 내벽 포크시트는 몇 가지 제조상의 문제를 안고 있었다. 우선 절연벽이 너무 얇고(8~10㎚), 그로 인해 제조 공정에서 벽이 손상되거나 영향을 받을 위험이 있었다. 또 n과 p 채널의 공통 게이트 연결에 어려움이 있었으며, 이에 따라 성능을 최대한 발휘하기 어려운 상황이었다.

이 문제를 해결하기 위해 아이멕은 외벽 포크시트 아키텍처를 개발했다. 외벽 포크시트는 내벽 포크시트의 문제를 해결하고, 제조 공정의 복잡성을 줄이며, 성능을 향상시키는 방법을 제시한다. 외벽 포크시트에서는 절연벽이 논리 셀의 경계에 배치돼 벽을 15㎚까지 두껍게 만들 수 있다. 이렇게 하면 제조 공정이 단순화되며, 성능 또한 크게 향상된다.

외벽 포크시트는 내벽 포크시트와 비교해 여러 가지 장점을 제공한다. 첫째, 제조 공정의 단순화가 이루어진다. 벽이 마지막 공정에 배치되므로 후속 공정에서 벽이 손상되지 않으며, 실리콘 이산화물(SiO₂)과 같은 주류 재료를 사용할 수 있다. 둘째, 게이트 제어에서 현저한 성과를 거뒀다. 외벽 포크시트는 삼각형 구조(tri-gate)에서 오메가 게이트(Ω-gate)로의 전환을 가능하게 한다. 이로 인해 채널 제어 능력이 크게 향상된다. 셋째, 외벽 포크시트에서는 n과 p 채널이 공통 게이트를 통해 쉽게 연결될 수 있다. 이는 기존의 내벽 포크시트에서는 불가능했던 부분이다. 넷째, 채널 스트레스의 완전한 구현이 가능하다. 외벽 포크시트에서는 소스·드레인 스트레스를 통해 구동 전류를 증가시킬 수 있다. 이 방법은 게르마늄(Ge) 원자를 소스·드레인 영역에 도입해 채널에 압축 응력을 유도하는 방식이다. 이에 따라 전하 이동도가 향상된다. 다섯째, 면적 축소가 가능하다. 외벽 포크시트는 기존 나노시트 기술보다 22% 더 작은 면적을 제공하며, 이는 고집적 회로 설계에 유리하게 작용한다.

외벽 포크시트 아키텍처는 1㎚(TSMC A10) 노드까지 나노시트 기반 로드맵을 확장할 수 있는 핵심 기술로 자리 잡았다. 이 기술은 CFET(상보성 FET) 기술로의 전환을 준비하는 과정에서 중요한 역할을 할 것으로 예상된다. 아이멕은 현재 외벽 포크시트와 CFET 아키텍처의 호환성도 연구 중이며, CFET 기술이 외벽 포크시트의 장점을 충분히 활용할 수 있는지에 대한 가능성을 탐구하고 있다. 외벽 포크시트는 성능과 제조 용이성 측면에서 CFET 기술로의 원활한 전환을 도울 수 있을 것으로 보인다.

이러한 기술적 혁신은 반도체 산업의 발전을 가속화할 것이며, 향후 더 작은 노드에서 더 효율적이고 성능이 뛰어난 소자들을 만들 기회를 제공할 것이다. 외벽 포크시트 아키텍처는 나노시트 기술의 미래를 확장하는 중요한 이정표가 될 것이다.

게르트 헬링스 아이멕 설계-기술 동시 최적화(DTCO) 프로그램 디렉터 geert.hellings@imec.be